現(xiàn)在的芯片設(shè)計中所出現(xiàn)的問題更多地與流程有關(guān)，與所用的工具關(guān)系不大。由于高級技術(shù)人員的缺乏，加上物理設(shè)計(如SoC)復雜性的提高，建立能成功組織并協(xié)調(diào)工具、數(shù)據(jù)與人員之間關(guān)系的內(nèi)部流程變得越來越困難。另外，深亞微米半導體工藝的發(fā)展以及設(shè)計工具的愈加多樣性使問題變得更加復雜。因此當今的工程師們需要的不僅僅是全套工具，更需要世界頂級設(shè)計師們的經(jīng)典流程和軟件技術(shù)作指導。

Hopper的出現(xiàn)給業(yè)界帶來了新的希望，利用它可以設(shè)計出高性能的3dfx交互式圖形芯片。Hopper是一種專業(yè)的自動化物理設(shè)計軟件，它所提供的自動化物理設(shè)計流程能夠進行：1. 鄰接模塊的層次化設(shè)計；2. 協(xié)同設(shè)計；3. 所有設(shè)計任務(wù)的自動化，以及更加方便的實施“如果...將會怎么樣？”試驗。

與商用化工具如Avanti公司的Apollo、Hercules、StarRC-XT甚至那些能完成信號增強器插入及時鐘分配的專業(yè)工具相比，Hopper都略勝一籌。Hopper實質(zhì)上是一種自動化引擎，在專業(yè)工具知識(******默認設(shè)置)和專業(yè)設(shè)計知識(適合特定芯片的工具參數(shù)和事件順序，詳見圖1)的幫助下，它能使ReShape迅速具備物理設(shè)計流程的實用技巧。

利用Hopper設(shè)計的3dfx圖形芯片具有以下一些性能特點：

1. 采用TSMC的0.18微米制造工藝；2. 六層布線；3. 150萬個可置放對象 ；4. 3千萬個晶體管；5. 200個RAM、4個PLL、3個D/A轉(zhuǎn)換器和2個AGP；6. 18個模塊(12個內(nèi)核、4個焊盤環(huán)(pad-ring)模塊)；7. 18個不同時鐘，最高頻率為533MHz(典型值為200-350MHz)；

8. ******的模塊有25萬個可置放對象；9. 增加的信號增強器有1萬多個。

類似這樣的設(shè)計其增長速度遠遠超過EDA工具的發(fā)展速度，因此層次化物理設(shè)計的必要性也越加突出。分層方法產(chǎn)生的網(wǎng)表會更小，它能縮短設(shè)計周期、提高工具可靠性，因為需要轉(zhuǎn)存的內(nèi)核更少，產(chǎn)品質(zhì)量也會有質(zhì)的飛躍。

更重要的是，采用分層設(shè)計方法后各設(shè)計小組可以在模塊級協(xié)同從事同一塊芯片的開發(fā)工作，從而使人員與工具的利用效率得以有效提高。

另外，層次化設(shè)計流程能使設(shè)計人員的信心在每一次迭代后更加堅定。根據(jù)定義，芯片的各個模塊能有效地控制單元固有的離散性，從而******限度地減少時序或擁塞的變化。但傳統(tǒng)的平面化流程不可能保證這些單元定位在最鄰接的位置，因此每一次細微變化所需的驗證迭代都會帶來新的問題。

傳統(tǒng)分層設(shè)計的缺點之一是缺乏多種優(yōu)化措施，因為各個模塊都是獨立的，有些必要的改變對工程師來說缺少透明性。這種“水平作用(horizon effect)”會導致較差的產(chǎn)品質(zhì)量。有許多任務(wù)會受到水平作用的影響，如：1. 引腳分配；2. 電路規(guī)則(如******躍遷)；3. 時序問題；4. 驗證問題(如天線規(guī)則)；5. 時鐘分配；6. 功率分配。

而ReShape設(shè)計流程在進行層次化物理設(shè)計時不存在這些問題。因為在該設(shè)計流程中上一步驟的輸出會作為下一次運行的輸入，再通過對最新變化的觀察，設(shè)計人員就能確認上次設(shè)計中模塊間的適應(yīng)性，從而可以根據(jù)歷次設(shè)計數(shù)據(jù)精確調(diào)整布局。傳統(tǒng)的設(shè)計流程試圖通過一次運行就產(chǎn)生最優(yōu)化的布局結(jié)果，而ReShape流程允許設(shè)計的多次運行驗證，每一次運行都能使布局更加精良，從而產(chǎn)生******的布局效果。在某種意義上，隨著運行次數(shù)的增加，ReShape工具的智能特性會進一步增強，以致于能利用前次的布局避免水平作用的發(fā)生。

傳統(tǒng)的層次化設(shè)計流程依賴于所有模塊間留出的開放式通道，這些通道主要用于提供最后設(shè)計修改時所需的連線空間。但通道的使用是不受人歡迎的，原因有三：1. 由于它們的使用會引起成堆的連線，因此極易產(chǎn)生線間耦合問題，不能保證芯片的全速運行，甚至會使芯片出現(xiàn)故障。2. 頂級網(wǎng)絡(luò)的走線路徑太長，因為它們只能繞過而不能穿過模塊。3. 它們會浪費芯片的寶貴空間資源。

為了解決上述通道問題，ReShape設(shè)計流程采取利用相鄰模塊的做法(圖2)。由于信號線可以直接穿過模塊，并對模塊內(nèi)部的額外金屬資源作了充分利用，從而使模塊間的互聯(lián)性能得到了極大地優(yōu)化，這樣模塊間的空余空間也就不復存在了。ReShape流程的應(yīng)用使物理設(shè)計更加緊湊，布線距離更短 ，從而使最終產(chǎn)品具有更短的路徑、更高的可靠性和更快的工作速度。

協(xié)同設(shè)計

如果沒有后端設(shè)計的反饋信息，功能設(shè)計人員在設(shè)計時不可避免地會產(chǎn)生很多問題，一旦芯片進入物理設(shè)計階段，這些問題的解決就變得相當困難，代價也非常巨大。但協(xié)同的功能和物理設(shè)計則可以避免這樣的問題，因為只要某些網(wǎng)表的主要結(jié)構(gòu)定下來物理設(shè)計人員就能開展工作了，這時距整個前端設(shè)計完成可能還有數(shù)個月(有時甚至會是一年)的時間。

物理設(shè)計的提前啟動能使前端設(shè)計人員有充足時間重新調(diào)整RTL設(shè)計，以解決物理設(shè)計階段產(chǎn)生的問題。前端設(shè)計人員做出的決定可能會影響到物理設(shè)計，因此理想的方法是向他們提供足夠的物理設(shè)計信息作為他們決策的參考。設(shè)計中的早期反饋能使產(chǎn)品擁有更高的性能。事實上，隨著深亞微米設(shè)計的出現(xiàn)，需要更多地考慮多個信號增強器插入時通過芯片的時延，因此帶預布局的早期試驗工作變得越來越重要。

協(xié)同設(shè)計的可行性在于模塊級網(wǎng)表的主要結(jié)構(gòu)會在設(shè)計的較早階段確定。功能設(shè)計階段的剩余時間通常用來實現(xiàn)控制邏輯、設(shè)計驗證和微小缺陷修改，但這些變化通常不會對后端階段的網(wǎng)表行為造成太大的影響。有了這樣的概念，就可以讓物理設(shè)計人員訪問已經(jīng)完成的部分邏輯，從而充分體會協(xié)同設(shè)計帶來的好處。

采用ReShape設(shè)計流程后，協(xié)同的前端和后端設(shè)計能使RTL設(shè)計人員選擇更方便的時候進行修改工作，并能更加有效地解決后端問題。這一優(yōu)點非常重要，例如在設(shè)計******型模塊時，設(shè)計人員經(jīng)常被擁塞或熱點問題所困繞。檢查發(fā)現(xiàn)該區(qū)域的部分分層網(wǎng)表中包含有大量的高扇出網(wǎng)絡(luò)，它們是實際功能為2:1復接器的AOI門的選通信號，Synopsys工具之所以選擇AOI門是因為它們在紙張上的印刷效果要稍微好些。

為了解決這個問題，需要做二方面的修改工作。首先把綜合腳本改成“infer-mux”指令，這樣可以將高扇出網(wǎng)絡(luò)的數(shù)量減半。另外，需要在流程中對這一模塊再做一次緩沖樹優(yōu)化。因此，通過對這些后端故障的早期發(fā)現(xiàn)，RTL設(shè)計人員可以輕松地開展修改工作。

在深亞微米設(shè)計中，線模(wire model)與實際產(chǎn)品之間的差異是非常大的，此時協(xié)同設(shè)計很難或幾乎不可能用于時序收斂。一些比較保守的設(shè)計人員希望能利用設(shè)計余量來縮小這些差異，不幸的是，現(xiàn)在的工藝水平下這種方法常常是不可行的。

ReShape設(shè)計流程為每個模塊創(chuàng)建了僅用于綜合的線載模型。邏輯設(shè)計師通常都忽略綜合時序報告(簡單的A對B網(wǎng)表比較除外)，反而對后布局時序非常感興趣(這種基于布局的時序至少與上次的全布線/全抽取運行相關(guān))。

這些線模僅用于創(chuàng)建具有相當硬性(stiffness)的網(wǎng)表，這些網(wǎng)表可以用來優(yōu)化后端的時序收斂。線模一旦設(shè)置正確設(shè)計師就可以向流程中注入新的網(wǎng)表，并在數(shù)小時后用實際數(shù)據(jù)評估RTL或綜合的變化。

經(jīng)過一次運行后，設(shè)計師自然想知道芯片的時序是否收斂，是否存在布線擁塞問題。采用ReShape流程后，大多數(shù)模塊的整個環(huán)回過程只用花幾個小時。例如，具有10萬個可置放對象的模塊達到時序和布線的完全收斂共花了10個小時左右，同一過程如果用傳統(tǒng)方法可能會花上數(shù)天時間。當RTL收斂于最后一份網(wǎng)表后就可以正式輸出了。

由于采用了自動化和分層設(shè)計工藝，從草圖到設(shè)計出完整的3dfx芯片可以在24小時內(nèi)完成。從門級網(wǎng)表開始(網(wǎng)表本身就超過1兆位)，加上預布局、經(jīng)過資源樹檢驗的流程配置，總共有4000多份獨立的子任務(wù)，最終所有的模塊都經(jīng)過布局布線達到了時序收斂。ReShape工具與Avanti運行工具共創(chuàng)建了1萬多個文件。

如果因為網(wǎng)絡(luò)或硬件問題使系統(tǒng)發(fā)生了故障，該設(shè)計流程能自動重啟并從中斷處自動恢復運行。

自動化處理

ReShape設(shè)計流程的一個******優(yōu)點是能自動處理分層物理設(shè)計通常所需的成千個手工作業(yè)步驟。該設(shè)計流程提供了在各個階段增加特殊自動化操作的框架結(jié)構(gòu)，可以解決模塊建立時引起的許多問題。設(shè)計師明確了需要自動化處理的耗時任務(wù)后，就可以開發(fā)出與流程相配套的代碼來完成這些任務(wù)。自動化處理不僅可以節(jié)省大量的設(shè)計時間，而且由于它的基礎(chǔ)是原有芯片的成功經(jīng)驗及被證明的完善配置，因此設(shè)計人員可以有時間精確調(diào)整這些設(shè)置，確保獲得******的工具性能。

繼承過去的設(shè)計技術(shù)

在這次實際設(shè)計中，布局過程分成幾個獨立的步驟完成。首先是準備命令文件。一開始，設(shè)計流程需要打開數(shù)據(jù)庫并進行模塊學習，對根據(jù)用戶參數(shù)定義的控制加以利用，繼而生成一個命令文件，該文件包含了設(shè)計人員所學到對這一模塊進行布局的******方法。任何使用該流程的人都能獲得流程創(chuàng)建人員的有益經(jīng)驗和知識，該流程創(chuàng)建人員也許就是以前的模塊創(chuàng)建者。

另外一個例子是日志文件瀏覽的自動化。日志文件記錄的是供應(yīng)商工具所產(chǎn)生的完整通信內(nèi)容，能告訴用戶每個任務(wù)的執(zhí)行結(jié)果。如果設(shè)計人員沒有詳細瀏覽日志文件，可能會在成千上萬行數(shù)據(jù)中錯失能指明問題的重要一行信息。更可怕的是該信息可能數(shù)天或數(shù)周內(nèi)都不會再明示出來。ReShape流程內(nèi)嵌了記錄檢查軟件，能自動打開和閱讀記錄文件，自動尋找錯誤信息，找到后會暫停搜索并加亮顯示該條信息。

不管設(shè)計工具如何先進，在做新的項目或采用新的庫或工藝時總會有新的物理設(shè)計問題產(chǎn)生。通常EDA供應(yīng)商只能解決其中的一部分問題。但ReShape流程所創(chuàng)建的特殊用途代碼可以滿足特殊需求，這些代碼配置好后可以集成進設(shè)計流程中，使流程具備了功能強大的可以增加這類工具的框架結(jié)構(gòu)。

例如在3dfx芯片中，有若干AGP和SDRAM總線，它們的時鐘斜率參數(shù)是非常嚴格的。3dfx公司以前芯片的時鐘斜率是通過手工編輯處理的。然而如果焊盤環(huán)需要作些改變時(如內(nèi)核尺寸的變化或焊盤的移動)，手工布局就無法適用了，此時人工布局需要全部推倒重做才能適合新設(shè)計的需要。

為了解決上述問題，ReShape提供“點工具”來處理這些AGP總線布局，當預布局方案改變時這些工具代碼是可以重編的，因此設(shè)計人員能夠方便地改變芯片的物理設(shè)計，只需一個按鍵就能放大或縮小芯片尺寸，每次尺寸改變后所有以前設(shè)好的數(shù)據(jù)都會自動重新生成，并會創(chuàng)建符合AGP性能要求的平衡總線。因此設(shè)計人員在修改芯片尺寸時無需關(guān)心平衡總線的復雜布局，給試驗帶來了極大的靈活性。

事實上，在芯片設(shè)計過程中焊盤環(huán)的整個構(gòu)建過程是手工參與成份最多的工作之一。但是，現(xiàn)在可以利用可配置點工具方面的庫來創(chuàng)建適合焊盤環(huán)各個組裝環(huán)節(jié)的可重做流程(replayable flow)。

流程中的最后一項測試是如何快速地實現(xiàn)最后一次修改。分層設(shè)計流程的另外一個重要特點是能從新的網(wǎng)表中重建某個模塊而不影響芯片的其余部分。而傳統(tǒng)的平面化設(shè)計流程中，芯片任何部分的改變都會影響到整個芯片的設(shè)計，需要付出大量的重復勞動，因此會嚴重影響芯片的產(chǎn)能。

分層設(shè)計方法為最終的物理設(shè)計指明了正確的方向，能使設(shè)計人員從容應(yīng)付最后時刻的網(wǎng)表變化。例如，設(shè)計人員需要在距正式投產(chǎn)前僅有三個星期時修改一個3萬門的設(shè)計，而且這個修改是比較復雜的，需要增加新的功能來滿足最新的圖形標準，這對芯片的市場開發(fā)很重要。同樣重要的是，這次修改只影響全部22個模塊中的三個模塊，因此設(shè)計人員可以隔離這三個有影響的模塊，并只對它們做重新綜合，芯片的其它部分仍維持不變。而平面化化流程則需要重新構(gòu)建整個芯片，這會極大地推遲產(chǎn)品上市時間。

很強的適應(yīng)性

ReShape除了對目前所設(shè)計的芯片具有很短的設(shè)計周期優(yōu)點外，對未來芯片的設(shè)計也有很大的幫助。因為ReShape設(shè)計流程能在設(shè)計過程中不斷地收集學習相關(guān)知識，壯大自身的功能，因此將來在設(shè)計采用相同工藝的芯片或工藝不同但功能相似的芯片時可以借鑒。

ReShape設(shè)計流程的價值在產(chǎn)品投產(chǎn)后一個月就得到了證明，此時3dfx公司正在利用該流程進行另一個相同工藝的芯片生產(chǎn)。在3dfx轉(zhuǎn)產(chǎn)過程中，正在設(shè)計的僅有70萬個可置放對象的另三顆芯片，采用的都是0.15微米流程。

所有的預布局信息都有助于采用新工藝進行芯