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[摘 要]：本文對通信系統(tǒng)中數(shù)據(jù)傳輸?shù)膸降膶崿F(xiàn)方法進行研究，根據(jù)具體的工程需求，提出利用FPGA和DSP實現(xiàn)通用幀同步器的方法，它能夠適應遙測數(shù)據(jù)的多種幀結構和容錯要求。通過實際應用驗證了本文系統(tǒng)具有配置靈活、抗干擾能力強、通用性好等優(yōu)點。
關鍵詞：幀同步 FPGA DSP
0 引 言
同步是通信系統(tǒng)中的一個十分重要的問題。數(shù)字通信系統(tǒng)中包括載波同步、位同步和幀同步。同步使通信系統(tǒng)具有統(tǒng)一的時標，是系統(tǒng)間可靠地進行數(shù)據(jù)傳輸?shù)闹匾ＷC。
傳統(tǒng)的幀同步器，有適用范圍小、功能簡單、控制不靈活、抗干擾能力差等缺陷?；贔PGA和DSP硬件平臺的幀同步器，很容易實現(xiàn)數(shù)據(jù)時序的準確控制、應用多種同步保護措施和復雜算法，具有通用性強、配置靈活、抗干擾能力強等特點。對于通信系統(tǒng)而言，可以適應不同幀結構和性能要求的通用幀同步器具有較高的應用價值。
本文介紹基于FPGA和DSP的能夠適應多種幀結構和工程要求的通用幀同步器的設計與實現(xiàn)。
1 通用幀同步實現(xiàn)原理
數(shù)字通信中的數(shù)據(jù)流是由若干碼元組成數(shù)字信息群。在通信雙方進行數(shù)據(jù)流傳輸時，幀同步的任務就是在位同步信息的基礎上，識別出數(shù)字信息群的起止時刻，并產生與之相一致的定時脈沖序列即幀同步信號。
數(shù)字通信系統(tǒng)中通常采用連貫式插入法實現(xiàn)幀同步。連貫式插入法就是在每幀的開頭集中插入幀同步碼組的方法。由于連貫式插入法具有幀同步建立時間比較短、易于實現(xiàn)的優(yōu)點，因此在數(shù)據(jù)傳輸中被廣泛應用。
要利用連貫式插入法實現(xiàn)幀同步，首要任務是把幀同步碼組從數(shù)據(jù)流中識別出來，然后就是輸出相應的同步信號。
幀同步碼組的識別主要利用其自身具有尖銳的單峰性。本文采用匹配相關進行幀同步碼組識別，幀同步碼組、判決門限可以靈活配置，具有較強的抗干擾能力。
同步信號的產生通常是由分頻得到，但不夠靈活，設計復雜。本文采用基于ROM查表的方法，簡單靈活，具有較強的實用性。
為了提高幀同步系統(tǒng)同步建立的可靠性和抗干擾能力，幀同步電路需要采用一定的保護措施，通常的做法是將幀同步的工作狀態(tài)劃分為捕獲態(tài)和跟蹤態(tài)。幀頭判決的門限在捕獲與跟蹤狀態(tài)下的自適應切換。
本文進一步采用捕獲與失步二次門限判決、單幀／副幀并行檢測、補幀校正等方法改善系統(tǒng)性能。二次門限判決即在捕獲或失步發(fā)生時相應的增加其置信度，當達到一定值時才認定捕獲或失步事件發(fā)生，對幀同步電路具有較強的保護能力。單幀／副幀并行檢測可以降低由于單幀或副幀丟失而重新捕獲，提高失步再捕速度。對于容錯范圍內出現(xiàn)的正同步碼組丟失，通過補幀校正處理，可以提高系統(tǒng)的偽失步判別能力。
幀同步系統(tǒng)應該有同步建立時間短，失步再捕快；較強的抗干擾能力，即識別偽失步和避免假同步的能力；同步保持時間長，失步概率小。通常用漏同步概率、假同步概率和幀同步建立時間來衡量幀同步系統(tǒng)的性能。
為提高幀同步系統(tǒng)的性能，需要認真選擇幀同步碼組和幀結構，并采取適當?shù)谋Ｗo措施。
2 硬件實現(xiàn)
本文將重點討論使用連貫式插入法來實現(xiàn)參數(shù)可配置的、靈活多變的幀同步器，并最終利用DSP和FPGA硬件實現(xiàn)。該幀同步器在考慮同步系統(tǒng)性能的前提下，適應同步碼組長度范圍為8~32bit；適應單幀、復幀結構，幀長可變；容錯門限可自適應調整；實現(xiàn)偽失步時的補幀容錯處理；可針對BPSK解調實現(xiàn)整幀的正相／反相變化。
幀同步
基于DSP、FPGA幀同步器的具體實現(xiàn)方法如下：
2．1 FPGA實現(xiàn)功能
利用FPGA提取單／副幀頭匹配信號、并根據(jù)DSP的控制信號對數(shù)據(jù)流進行控制并輸出相應的同步信號。
由于FPGA具有較高的處理速度和具有內置ROM等優(yōu)點，可以用于實現(xiàn)數(shù)據(jù)流的串／并、并／串轉換、同步碼組的匹配識別、補幀、取反等數(shù)據(jù)流的控制，給出數(shù)據(jù)的單幀、復幀同步信號和字同步信號，給出DSP算法所需的幀匹配狀態(tài)信號。
幀頭的匹配識別采用較大的移位緩存，由DSP控制其匹配位數(shù)和匹配同步碼組，根據(jù)系統(tǒng)處在捕獲、跟蹤狀態(tài)調整門限，進行匹配相關和門限判決，適應不同的同步碼組和容錯要求。
同步信號的產生，可以由分頻得到，但通用性不強，不夠靈活。本文采用FPGA內部的ROM查表產生，根據(jù)幀長及幀結構的不同可靈活變化，具有很強的通用性。利用FPGA內部的ROM制表，由DSP給出同步建立信號作為使能信號，采用類似NCO的方法，將DSP配置的長度信息轉換為同步信號的初始時刻信息，查表輸出單幀、復幀、字同步
信號。該方法簡單靈活，實用性強。
2．2 DSP實現(xiàn)功能
利用DSP實現(xiàn)幀的捕獲和跟蹤、補幀、取反算法，給出數(shù)據(jù)流的控制信號。
利用DSP指令靈活、可實現(xiàn)復雜算法的優(yōu)點，對系統(tǒng)進行初始化配置，根據(jù)不同的遙測幀結構。
配置幀同步碼組、幀長度、單幀個數(shù)、幀頭匹配容錯門限、捕獲匹配驗證次數(shù)、偽失
步容限等；根據(jù)FPGA提取的幀同步碼組的匹配信息，實現(xiàn)幀的捕獲與跟蹤、補幀、取反算法，并給出相應的控制信號。
幀同步器還提供顯示、記錄、數(shù)據(jù)處理等所需的相應信息。這些信息通常包括同
步／失步、字同步、幀同步、副幀同步指示等。
3 捕獲過程及結果
根據(jù)遙測數(shù)據(jù)的特點，為了提高幀同步器的性能，采用自適應門限、二次門限判決、單幀／副幀并行檢測策略。
由于采用副幀結構，并且為使同步建立后，同步能夠長時間的保持，使遙測數(shù)據(jù)連續(xù)可靠的記錄。采用自適應門限、二次門限判決、單／副幀并進行檢測可大大減少同步、失步再捕的建立時間。
下面給出幀捕獲過程：
初始化：DSP對系統(tǒng)參數(shù)進行設置，包括單幀初步門限、捕獲驗證次數(shù)、幀結構等。
單幀捕獲態(tài)：進行單幀初捕，設定初捕門限較低，以減少捕獲時間。
捕獲驗證態(tài)：進行單幀捕獲驗證，設定驗證次數(shù)爿：提高門限值，增加捕獲可靠性；同時進行復幀初捕和驗證，實際應用中門限、驗證次數(shù)可根據(jù)具體要求設置，以達到快速、可靠捕獲的目的。
同步跟蹤監(jiān)測態(tài)：進行單幀檢測，如果出現(xiàn)丟幀現(xiàn)象，在丟幀容限內，進行補幀處理，否則返回第2步重新進行捕獲；同時進行復幀檢測，如果出現(xiàn)丟失現(xiàn)象，則返回第3步進行復幀捕獲，但不進行單幀捕獲。
4 結束語
以上的設計和結果基于Alter公司的stratix系列的EPlS25F67217和TI公司的TMS320C5416器件，波形仿真圖基于QuartusII5．0仿真開發(fā)環(huán)境。通過以上的設計原理介紹和性能分析，本文設計的幀同步器具有以下優(yōu)點：整個同步過程數(shù)據(jù)流不經過DSP，節(jié)省了數(shù)據(jù)處理時間；具有較強的抗干擾性，幀頭識別的自適應性、丟幀的補正容錯能力；基
于軟件無線電思想的設計，使其具有較強的通用性，適應多種可變的幀結構、同步碼，參數(shù)可靈活配置；采用自適應門限、二次門限判決、單幀／復幀并行檢測策略，縮短了同步建立時間并提高了可靠性。
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