在典型的綜合和布局布線(SPR)流程中，通常使用靜態(tài)庫單元實現(xiàn)設計。在靜態(tài)庫中，單元的個數以及能實現(xiàn)優(yōu)化的程度是有限的。這種方法的效率比完全用戶定制設計更低。過去，由于SPR工具不能有效地在晶體管級實現(xiàn)自動化設計，因而靜態(tài)庫的這種局限性是不可避免的。其結果是無法在EDA設計流程中自動生成單元，而絕大多數需要手工實現(xiàn)。 隨著第三方庫設計公司的出現(xiàn)，現(xiàn)在的單元庫常常采用外購的形式。

如果可以在設計流程中生成庫，就能避免固定庫元件的局限性，使性能提高10%到15%，面積減小25%，功耗降低25%甚至更多，面市時間也將因減少了設計的反復次數而縮短。這種方案適用于任何電路或邏輯類型。

盡管靜態(tài)的標準單元庫通常有很多邏輯功能，但是對于任何一個特定的邏輯功能，可用的晶體管種類數是有限的。在常見的有300個單元的庫中，每一邏輯功能－如四輸入的或門可以有一到十種不同的電特性。但是，晶體管體積卻可能有成千上萬種變化，產生的時序特性也各不相同。例如，對于給定的邏輯功能，改變β比值(P型晶體管和N型晶體管的寬度之比)，就可以改變單元的驅動能力。如果一個單元由多級邏輯組成，還可以通過改變級間驅動力(drive strength)的比值來改變單元的特性。這樣，每個邏輯單元的電特性可以有上千種可能的有用變化。

在選擇晶體管的******體積時，應根據單元所處的電路狀況來確定，包括單元的負載和前級的驅動力。較大的晶體管驅動負載的能力較大，但是加重了前級電路的負載，功耗也較大。如果可用的元件數有限，則不能實現(xiàn)全面的優(yōu)化設計，設計周期、功耗、面積都會增加。

降低功耗的幾種途徑

靜態(tài)CMOS模塊的功耗可以用CV²f來近似表示，其中C為該模塊的總電容，V為電壓，f為設計頻率。假定電壓和頻率在給定的設計中是固定的，則功耗與總電容大小成正比。影響功耗的還有其它因素，如在開關動作期間電源對地的短路等。但是，只要減小晶體管總寬度和互連電容，這些因素的影響將隨之減小。

如果不受固定元件庫的限制，任意設定晶體管體積可以在以下幾個方面優(yōu)化設計：

1. 減小關鍵路徑的延時，提高性能；2. 避免了因為沒有合適的庫元件而使時序路徑超出預算，不得不手工修改的情況，提高了時序/設計的收斂性。3. 減少設計中晶體管的總體積，降低功耗；4. 通過減小晶體管的總體積可使面積減小，也減小了互連電容，進而降低功耗。

圖1所示為標準單元模塊的時序路徑。假設圖中反相器的初始驅動力固定為觸發(fā)器的輸出驅動能力的4倍(表示為4x)，同時假設被驅動門的輸入電容為48個單位(以1x反向器的輸入電容為一個單位)。

假設P型晶體管的驅動能力為N型晶體管的一半，而四輸入或非門的上升沿和下降沿時間相同，則其輸入電容是具有相同驅動力的反相器的三倍。在這里互連電容成為增大延時和功耗的重要因素，假設每一連線的電容為4。設定兩個門的驅動力為m和n，用下式可計算通過路徑的延時：

T = (3.0 × m + 4) / 4 + (3.0 × n + 4) / m + (48 + 4)/ n

例如，當第一個門是8x或非門，第二個門是16x或非門，總的延時為：

T = (3.0 × 8 + 4) / 4 + (3.0 × 16 + 4) / 8 + 52 / 16

= 7.0 + 6.5 + 3.25

= 16.75

忽略前級和后級電路的固定電容，該路徑的輸入電容為：

C = 4.0 + 3.0 × m + 4.0 + 3.0 × n

功耗與總電容量成正比，以1x反相器的功耗為單位。

門的驅動力越大，延時越小，但前級延時卻隨之增加。在一般的庫中，每一單元有多種驅動力。假設驅動力的典型值為：1x、2x、4x、8x等。這樣的庫的******時序方案為：

m = 8x，n = 16x

該方案產生的延時為16.75，功耗為80.0。

在目標周期時間為16.75的條件下，上面的方案盡管驅動力逐級減小，而且第二個或非門的功耗很高，但是在使用固定庫元件的條件下這是唯一能滿足時序要求的方案。

產生派生單元的好處之一是提高時序和設計的收斂性。下面考慮在標準單元庫中僅有1x的四輸入或非門的情況。在這種情況下，m=1x、n=1x(唯一的可行情況)，產生的延時為60.75，幾乎是要求周期的四倍。很明顯，這種方案不可行，必須重新進行設計。

雖然插入緩沖器有時可以緩解這種矛盾，但是緩沖器會產生額外的延時，使時序仍然無法達到要求。在庫中添加由較小驅動力門電路加緩沖器組成的較高驅動力的門，同樣于事無補。實際上，它與插入緩沖器的效果是一樣的，反而不能單獨改變各級的驅動能力。很多標準單元庫中普遍存在缺少單級、高驅動能力的一些不常用門器件的問題。

自動生成派生單元可解決這一問題，更容易實現(xiàn)設計的收斂性。在這種情況下允許任意設定庫元件的體積，因此可以根據下列條件下獲得******延時：

m = 7.0x，n = 11.0x

在該條件下產生16.3個單位的時延，功耗為62.0個單位。

任意確定晶體管體積可以使晶體管體積減小30%、功耗降低22%(包括互連電容對減小功耗的貢獻)，而面積可減小30%。但是，如果目標周期為16.75，而且已經在設計的其它部分固定下來，在上例中減小路徑的延時并沒有什么好處。

如果選用周期為16.75，還可以進一步降低功耗。******方案為：

m = 5.3x，n = 8.1x

產生的延時為16.73，功耗為48.2，功耗降低高達40%。而且，晶體管體積減小了44%，視標準單元庫的版圖形式和布線密集度的不同，面積最多可減小44%。這將減小布線引起的電容，進一步降低功耗。

對于設計中時序并不關鍵的路徑，甚至可以將功耗減小更多。例如，如果周期是16.9，而不是16.75，可以采用以下方案優(yōu)化功耗：

m = 5.0x， n = 7.8x

這一方案的功耗為46.4，減小42%。

即使驅動力只能取整數，如限制m，n在整數內取值(如1x、2x、3x、4x或5x)，依然可以降低功耗。方案如下：

m = 5x，n=9x

該方案產生的功耗為50.0個單位，降低了37%(略低于前方案的40%)。

功耗減小的平均大小與具體的設計和所用的靜態(tài)庫有關。假設SPR布線工具選用了滿足時序要求的功耗最小單元。對于每一個單元都有一個替代單元，該替代單元滿足通過該級的最低時序要求，但功耗最低。這個替代單元的大小可以在一定范圍內隨意調整，既可以大于相鄰較小單元又可以與靜態(tài)庫中使用的單元一樣大。例如，上例中16x單元可以用8.7x單元替代，仍然滿足時序要求：

m = 8.0x，n = 8.7x

這一方案的延時為16.75。同樣地，對于另外一級重復這一過程可以得出：

m = 5.0x，n = 8.7x

其延時為16.75，而功耗為49.1。由于沒有考慮兩級間的相互作用，這實際上并不是真正的最優(yōu)結果。

使用這個簡單算法，并用一個驅動力以2x的庫，可以使用體積減少將近50%的單元替代。根據延時曲線特性，從統(tǒng)計學角度分析，替代單元有可能比最初選用的單元更接近體積小50%的單元所產生的時延，而功耗和面積減小25%，這只是相當保守的估計。根據這個結果可將單元分類的方法進一步改善。

前面的討論都集中在驅動力的改變上，實際上這是幾個可以改變的電參數之一。其它方法包括改變β值以及改變晶體管寬度。在任意定制晶體管的體積時，使用這些方法都可以縮短周期、降低功耗和減小面積。例如，如果上述例子中關鍵路徑僅僅為最終負載從邏輯高降到邏輯低的變換，則最后一級中的P型晶體管就可省去。因為4輸入或非門的P型晶體管占整個晶體管寬度的89%，這樣既可以改善時序又降低功耗。省去這個P型晶體管，單元的功耗和面積都將減小80%左右，而總功耗在原來降低40%的基礎上又降低40%(總共降低64%)。如果在靜態(tài)庫中包括所有能降低功耗和面積的單元，則庫中的單元數目將大量增加，只生成在設計中能用到的單元可以避免產生太大的庫。

進一步改善設計的時序、功耗和面積的******辦法是逐一確定每個晶體管的體積。但是這對SPR、功耗和時序分析來說將會有很多的困難。Prolific公司的自動庫生成工具是一個基于單元的方案，并對標準流程的影響很??；該工具可建立驅動力精確為0.1的庫，用該工具生成的設計可用于光學接近校正(OPC)和相移掩膜(PSM)處理(圖2) 。

根據流程設計所用工具的功能，在綜合階段使用基本庫(實際上就是靜態(tài)庫)來生成設計。在布局和布線階段后，進行緩沖器大小調整或通過在位優(yōu)化(in-place optimization)，根據給定的布線環(huán)境插入合適體積的單元。在這一流程中并沒有限制在基本庫中選擇緩沖器大小，而是使用驅動力、β值、縮小因子等參數可改變的虛擬庫。根據綜合、布局和布線工具的能力，可以將這個庫看作一個抽象的庫，也可看作一個很大的單元。在滿足周期的前提下，根據面積和功耗的減小要求選擇單元。ProGenesis標準單元設計生成工具可以自動生成不屬于基本庫的單元，并用基本庫對單元進行參數設置的方法對這些單元重新設置參數。

這樣生成的庫使得SPR工具更容易實現(xiàn)高質量的設計。而且，通過限制新生成單元的數量和單元間間隔大小，可以使增加單元的總數控制在合理范圍內。如果要在基本庫中包括所有可能的電性能變化，將需要數千甚至數百萬個單元。根據經驗，只需選用滿足時序或功耗要求的單元，在數量為300個單元的庫中增加50到150個單元，便能實現(xiàn)這種方案的許多優(yōu)點。

由于消除了固定庫的限制，上述自動化方案允許用戶完全定制晶體管的體積。一旦SPR工具可以在晶體管級優(yōu)化和定義器件，基本庫就只包括一組邏輯功能、未定尺寸圖和版圖結構。所有的調整和優(yōu)化完全由集成流程實現(xiàn)，包括從綜合版圖生成到晶體管級的過程。